FPGA试题1.一个项目的输入输出端口是定义在 A 。
Ａ．实体中 ?B.结构体中C.任何位置 D.进程体
2.描述项目具有逻辑功能的是B 。
A. 实体 | Ｂ．结构体 | C. 配置 ??D．进程 |
3.关于1987标准的VHDL语言中,标识符描述正确的是Ｂ。
A. 下划线可以连用B. 下划线不能连用 | C. 不能使用下划线Ｄ. 可以使用任何字符 | 。 |
4．VHＤＬ语言中变量定义的位置是 D | ；VHDL 语言中信号定义的位置是 D | |
| | |
A.实体中中任何位置 B．实体中特定位置C.结构体中任何位置D.结构体中特定位置
５．变量和信号的描述正确的是Ａ | 。 | |
| ||
Ａ．变量赋值号是:＝ | Ｂ. 信号赋值号是:= C．变量赋值号是<= Ｄ. 二者没有区别 | |
６．变量和信号的描述正确的是 | B 。 | |
A．变量可以带出进程 Ｂ. 信号可以带出进程 C．信号不能带出进程 D. 二者没有区别 6. 关于VＨDＬ数据类型，正确的是 D 。 Ａ. 数据类型不同不能进行运算 ?B．数据类型相同才能进行运算 C. 数据类型相同或相符就可以运算 ?D. 运算与数据类型无关 | ||
7.关于VHDL数据类型,正确的是Ｂ 。
A.用户不能定义子类型 ?B．用户可以定义子类型
C.用户可以定义任何类型的数据D．前面三个答案都是错误的
8.可以不必声明而直接引用的数据类型是Ｃ 。
A.SＴD_LOGIC B.STＤ_LOGIC_ＶECＴOR | C.BＩT D. 前面三个答案都是错误的 | |||
9. 使用STD_LOGＩG＿11 使用的数据类型时 B | 。 | |||
A.可以直接调用 B.必须在库和包集合中声明 C.必须在实体中声明Ｄ． 必须在结构体中声明 | ||||
10. VHDL 运算符优先级的说法正确的是Ｃ。 |
| |||
A．逻辑运算的优先级最高 | B. 关系运算的优先级最高 | |||
FPGA试题
Ｃ．逻辑运算的优先级最低 D.关系运算的优先级最低11.VHDL中顺序语句放置位置说法正确的是 D 。
Ａ．可以放在进程语句中Ｂ．可以放在子程序中 C.不能放在任意位置Ｄ.前面的说法都正确12．不属于顺序语句的是Ｂ。
A.IF语句?B.ＬOOＰ语句 C．PＲＯCＥSS语句?D.CASE语句13．现场可编程门阵列的英文简称是 A 。
Ａ.FPGＡB.ＰLAC．PAL D.PＬD
14.可编程逻辑器件的英文简称是D。
A. FＰGＡ | Ｂ． PＬA C. ＰAL D.PLD | |
15. 在ＥＤＡ中，IP 的中文含义是 D | 。 | |
| ||
A.网络供应商 ?B.在系统编程 C.没有特定意义?D.知识产权核
16．如果ａ=１，b＝1,则逻辑表达式(aXＯＲb）OＲ(NＯＴbAＮＤa)的值是 A。
A. 0 ?B. １ ?Ｃ.2 1７.执行下列语句后Q 的值等于 | B 。 |
ＳＩGNAL Ｅ: ＳTD_LＯGIC_VEＣＴOR(2 ＴＯ ５);ＳIGNＡL Ｑ: ＳTD＿LOＧIＣ_ＶECＴOR (９ＤOWNTO 2)；………… E＜=(2=>’1’, ４=>’0’, OTHERS=>’１’）; | |
Ｑ<=(2＝>E（2),4=>E（3),5＝>’1’,７=>E（５）,OＴHERS=>E(４));……
A．“”?Ｂ.“” C． “” D.“”
1８.在ＶＨＤL语言中,下列对时钟边沿检测描述中,错误的是D。
A.ifclｋ’evｅｎtandclk = ‘１’tｈen B.ifｆalling_ｅdgｅ(ｃlk)then
C.iｆclk’eｖentａnｄclk=‘０’theｎ D.ifclk’stable ａndnｏtclk =‘１’then
19．下面对利用原理图输入设计方法进行数字电路系统设计的描述中,那一种说法是不正确
的。 | 。 |
| |
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；
B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述;
D．原理图输入设计方法也可进行层次化设计。
FPGA试题
20．下列那个流程是正确的基于ＥＤA软件的FＰGA/ CPＬＤ设计流程: A 。
A.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试
B．原理图／ＨDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；
C．原理图／HDＬ文本输入→功能仿真→综合→编程下载→→适配硬件测试；
D．原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
２1.在VHＤL语言中,下列对进程（PROCEＳＳ)语句的语句结构及语法规则的描述中,正确的
是 | 。 |
| |
A.PROCESS为一无限循环语句;敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B.敏感信号参数表中，应列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成;D.当前进程中声明的信号也可用于其他进程。
A.信号用于作为进程中局部数据存储单元22.对于信号和变量的说法,哪一个是不正确的:
2３．VHDL语言共支持四种常用库，其中哪种库是用户的VHＤL设计现行工作库：。www.taodocs.comC．信号在整个结构体内的任何地方都能适用
A．IEEE库?B．VITAL库C.ＳTD库 D.WOＲＫ工作库2４．下列语句中，不属于并行语句的是： B 。
A.进程语句?B．CASE语句C.元件例化语句?D.WHEN…ＥLＳE…语句
２５．在VHDＬ的CASE语句中,条件句中的“=>”不是操作符号,它只相当与B作用。
Ａ. IF?B. THEN??Ｃ. ＡND | D． OR | C 。A. 信号相当于器件内部的一个数据暂存节点。 |
26.下列关于信号的说法不正确的是 | ||
| ||
B.信号的端口模式不必定义,它的数据既可以流进,也可以流出。
C.在同一进程中,对一个信号多次赋值，其结果只有第一次赋值起作用。
D.信号在整个结构体内的任何地方都能适用。
27.下面哪一个可以用作ＶHDL中的合法的实体名 D 。
A．ＯＲ?B．VARIABLE?C.SＩGNＡＬ D.ＯUT１
FPGA试题
２8.下列关于变量的说法正确的是 Ａ | 。 |
| |
A.变量是一个局部量，它只能在进程和子程序中使用。
B.变量的赋值不是立即发生的,它需要有一个δ延时。
Ｃ.在进程的敏感信号表中,既可以使用信号，也可以使用变量。
D.变量赋值的一般表达式为：目标变量名<=表达式。
29.下列关于CASＥ语句的说法不正确的是Ｂ。
Ａ.条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。
Ｂ.CAＳＥ语句中必须要有WHＥNＯTＨERＳ=＞ＮULＬ；语句。
Ｃ.CASE语句中的选择值只能出现一次,且不允许有相同的选择值的条件语句出现。D.CＡSＥ语句执行必须选中，且只能选中所列条件语句中的一条。
30. 在VＨDL 中，可以用语句 | Ｄ 表示检测clocｋ下降沿。 | |||||
３1．在VＨDL 的ＦOR_ＬＯOP 语句中的循环变量是一个临时变量,属于LOOP 语句的局部量, Ｂ Ａ. ｃlｏck’ eｖｅnt B. cｌｏck’ event ａｎd ｃlock＝’1’ C．ｃlocｋ=’0’ Ｄ． clock’ ｅveｎt ａｎd clocｋ=’０’ 32．在VＨDL 中，语句”FＯR I IN0 TO ７ LOＯＰ ”定义循环次数为 A www.taodocs.com事先声明。 A. 必须?B. 不必?C．其类型要???D.其属性要 | ||||||
A．８? | ?B. 7?? | ?C.0? | ??D.1 | |||
３3． 在VHDL 中,ＰROCESS 结构内部是由 B | 语句组成的。 | |||||
A. 顺序???B. 顺序和并行 | C. 并行?? | ?D.任何 | ||||
34.在元件例化语句中,用D 符号实现名称映射，将例化元件端口声明语句中的信号与PORTMAP()中的信号名关联起来。
Ａ. ＝ | B.:＝???C. ＜= | D．=> |
3５.在VＨDL中,含WAIＴ语句的进程ＰＲOCESＳ的括弧中Ｂ再加敏感信号,否则则是非法的。
Ａ.可以??B．不能 Ｃ.必须???D.有时可以
３6．综合是EＤA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的
过程;在下面对综合的描述中， D | 是错误的。 |
A.综合就是将电路的高级语言转化成低级的,可与FＰＧＡ／ CPＬD 的基本结构相映射的网表文件;
FPGA试题
B.为实现系统的速度、面积、性能的要求,需要对综合加以约束，称为综合约束;
Ｃ.综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系不是唯一的。
D．综合是纯软件的转换过程,与器件硬件结构无关；
37．关于VHDＬ中的数字，请找出以下数字中数值最小的一个:
Ａ.2#11１１_1110# B.8#276＃C.10#170＃?D.16#Ｅ#E１38.以下对于进程PＲOCEＳS的说法,正确的是:Ｃ。
A.进程之间可以通过变量进行通信 B．进程内部由一组并行语句来描述进程功能Ｃ.进程语句本身是并行语句 D.一个进程可以同时描述多个时钟信号的同步时序逻辑
３9．进程中的信号赋值语句,其信号更新是 C | 。 |
| |
Ａ.按顺序完成; B.比变量更快完成;
C.在进程的最后完成； | Ｄ．以上都不对。 |
40． 下列标识符中, Ｂ A. State０ Ｂ. 9mooｎ?C． Not_Ａck_0?D. siｇnal 是不合法的标识符。 A. BIT??B. ＳTＤ_LOGＩC?Ｃ． BOＯLEAN?D. INTEGER 42. 在VＨＤL 中，一个设计实体可以拥有一个或多个 D 41．在VＨＤL 中，IF 语句中至少应有1 个条件句,条件句必须由 | |
Ａ.设计实体??B．结构体?C.输入?D．输出
43.在VHDL的IEＥE标准库中,预定义的标准逻辑位ＳTD_LOＧIC的数据类型中是用表示的。
Ａ.小写字母和数字?B.大写字母数字 C.大或小写字母和数字D.全部是数字
４4. 在ＶHDL 中,条件信号赋值语句WHＥN_ELＳE 属于 | 语句。 | | |
| C 种逻辑值。 | ||
A．并行和顺序 ??Ｂ.顺序 | Ｃ． 并行 ?D. 不存在的 | ||
45. 在VHＤL 的IEEE 标准库中,预定义的标准逻辑数据ＳＴＤ＿LOＧIC 有 | |||
Ａ． 2 ??Ｂ. 3 ??C. ９? | ??D． 8 | | |
4６．在EDA工具中，能完成在目标系统器件上布局布线软件称为(C）
A.仿真器 B.综合器 C.适配器Ｄ.下载器
47．大规模可编程器件主要有FＰGA、ＣPLD两类,其中CＰLD通过_＿_A＿_实现其逻辑功能。Ｐ42
FPGA试题
A．可编程乘积项逻辑??B．查找表（LUT)
C.输入缓冲?D.输出缓冲
4８.VHＤＬ常用的库是(A)
A. IEEE B.STD Ｃ.ＷORK Ｄ.PACKAGE
４9．下面既是并行语句又是串行语句的是(C）
A.变量赋值Ｂ.信号赋值 C.PRＯCＥＳＳ语句 D.WHＥN…ELSE语句50.不完整的IF语句,其综合结果可实现＿_Ａ＿＿。
A.时序逻辑电路?B.组合逻辑电路
Ｃ.双向电路????D．三态控制电路
51.状态机编码方式中，其中__A__占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源,且易于控制非法状态。
Ｃ．状态位直接输出型编码?D.格雷码编码A.一位热码编码 B.顺序编码
＿_C＿＿。?A.FＰGA全称为复杂可编程逻辑器件;?Ｂ.FPGＡ是基于乘积项结构的可编程逻辑器件；52．大规模可编程器件主要有ＦPＧA、ＣPLD两类，下列对FPGA结构与工作原理的描述中,正确的是
?C.基于SＲＡＭ的FPGA器件,在每次上电后必须进行一次配置;?D．在Alteｒa公司生产的器件中，MAX7０00系列属FPGA结构。?53.下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的:Ｂ
A．原理图输入设计方法直观便捷,很适合完成较大规模的电路系统设计
Ｂ.原理图输入设计方法一般是一种自底向上的设计方法
Ｃ.原理图输入设计方法无法对电路进行功能描述
D．原理图输入设计方法不适合进行层次化设计
54.在VHDL语言中，下列对进程(PＲOCＥSＳ)语句的语句结构及语法规则的描述中，不正确的是：＿__D__
Ａ．ＰRＯCESS为一无限循环语句
FPGA试题
B.敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动
C．当前进程中声明的变量不可用于其他进程
D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成
二、填空题
ＥＤＡ设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。
EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。
VHDＬ的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。
ＶHＤL源程序的文件名应与实体名相同，否则无法通过编译。
下列是ＥDＡ技术应用时涉及的步骤：?A.原理图/HDL文本输入；B．适配;C．时序仿真;D.编程下载;E. 硬件测试;F. 综合
请选择合适的项构成基于EDA软件的FPGA／CPLＤ设计流程:
三、简答 A→ ___F_＿_→ ___Ｂ__→__＿_Ｃ＿__→ D → ___E__＿＿
信号赋值语句在进程外作为并行语句，并发执行，与语句所处的位置无关。变量赋值语句在进程内或1、信号与变量的区别
子程序内作为顺序语句,按顺序执行,与语句所处的位置有关。信号赋值符号为<=，变量赋值符号位:＝。信号赋值符号用于信号赋值动作，不立即生效,变量赋值符号用于变量赋值动作，立即生效。
【变量赋值语句与信号赋值语句的区别：变量具有局部特征，它的有效性只局限于所定义的一个进程中，
或一个子程序中，它是一个局部的、暂时性数据对象,对于它的赋值是立即发生的。信号具有全局特征,
FPGA试题
它不但可以作为一个设计实体内部各单元之间数据传送的载体,而且可通过信号与其他的实体进行通信，信号的赋值不是立即发生的，它发生在一个进程结束时。】
【简述信号和变量的区别？
答：
| 信号 | 变量 |
赋值符号 | ＜= | ：= |
功能 | 电路的内部连接 | 内部数据交换 |
作用范围 | 全局,进程和进程之间的通信 | 进程的内部 |
行为 | 延迟一定时间后才赋值 | 立即赋值 |
】
2.WＨEＮELＳＥ条件信号赋值语句和IＦ_EＬSE顺序语句的异同
* WHEＮＥLSE条件信号赋值语句中无标点,只有最后有分号;必须成对出现;是并行语句，必须放
＊ＩF_ELＳＥ顺序语句中有分号；是顺序语句,必须放在进程中在结构体中。
3.在VHＤL的端口声明语句中,端口方向包括
in 、out、ｂｕfｆer、inｏuｔ、linkａｇe。“BUFＦＥR”为缓冲端口，与OUT类似,只是缓冲端口允许实体内部使用该端口信号，它可以用于输出，也可以用于端口信号的反馈。当一个结构体用“BUFFER”说明输出端口时,与其连接的另一个结构体的端口也要用BUFＦER说明。以“LIＮＫAGE”定义的端口不指定方向,无论哪个方向的信号都可以连接。
４．函数和过程有什么区别?
子程序有两种类型,即过程(ＰRＯCＥDURＥ)和函数(FUNＣTIＯN)。它们的区别在于：过程的调用可以通过其界面获得多个返回值,而函数只能返回一个值;在函数入口中，所有参数都是输入参数,而过程有输
入参数、输出参数和双向参数；过程一般被看作一种语句结构，而函数通常是表达式的一部分;过程可
以单独存在,而函数通常作为语句的一部分调用。
5.什么是元件例化及其作用
FPGA试题
元件例化就是引入一种连接关系，将预先设计好的设计实体定义为一个元件,然后利用特定的语句将
此元件与当前的设计实体中指定的端口相连接,从而为当前设计实体引进一个新的低一级的设计层次。
元件例化语句作用:把已经设计好的设计实体称为一个元件或一个模块,它可以被高层次的设计引
用．是使ＶHDL设计构成自上而下层次设计的重要途径.
四、读程序题/改错题
下面程序是１位十进制计数器的VＨDL描述,试补充完整。
LIBRARＹIEEE;
ＵＳEIEEE.ＳTD_LOGIC_116４．ALＬ;
USEIEＥE.ＳTD_LOGIＣ_UＮSIGＮED.ALL;
EＮＴＩTYCNT10IS
POＲＴ(CＬＫ:ＩＮＳTＤ_LOGIC；
??Q ：OＵTSTD＿LOGIC_VECTOＲ(３ＤOＷNTO０));
ENDＣNＴ10;
ＡＲＣＨITＥCＴＵＲEbhv ＯFCNT１0ＩS
?SIGＮAL Q1 :STD＿LＯＧＩC＿VECTＯＲ(3DOWNTO 0;) ?BEGＩＮ ＰROＣＥSS (ＣＬK) BEGIN 测 ??IF Q1 ＞１０ THEＮ??IＦCＬK'ＥVＥNT ＡND CLK ='１' THＥN ?Ｑ1 <= (OTHERS =>'0'）;?-- 置零 |
ELSE
?Q１<＝Q1+1 ;???-－加1
??ENDIF;
?ＥNDIF;
ENDPRＯＣESS;
?Q<= Ｑ1;
ENＤbｈv;
下面是一个多路选择器的VHDL描述,试补充完整。
LIBＲＡＲYIＥEE；
USEIEEＥ.STD_LOGIC＿11６4．AＬＬ;
ENTIＴYbmｕｘIS
?POＲT(?ｓｅl: IＮSTD_LOGＩＣ；
0）; | A, Ｂ ： IN STD＿LOGIC_VECＴOR(7 ＤOＷNTＯ |
|
?Y | : OUＴＳTD_LOＧIC_VECTＯR(７ DＯＷNTO |
|
0)）； |
ENDbｍux;
ARCHITEＣTＵREbhv OF bmuｘIS
FPGA试题
BEGＩN
y<= Ａwｈensel=＇1'ＥLSE
B;
EＮDbhv;
VHDＬ程序改错
仔细阅读下列程序，回答问题
LＩＢRARＹ ＩＥＥＥ;?? | ?? | ? | ??--1 | ? | ?-－ 2 |
USE ＩＥＥＥ．STＤ_LOGIＣ_1１.ＡLL；? | |||||
ＥNTIＴＹ LED7ＳＥGIS??? | ???-－３ | ||||
PORＴ(?A: ?INSTＤ_LOGIC_ＶECTOR(3DＯWNTO0);? －-4
??CLK: ?INSＴD_LOＧIC;??--5
?ＬＥＤ7Ｓ:OUTSTD_ＬOＧＩC_ＶＥＣTOR(６DＯWNTO0));??--6
１3 | ＥNDLED7SＥG；? | ???? | ?-- 7 | |||||
ARＣHIＴECＴＵRE one ＯF LED７SEＧ IＳ? | ? | ?-- ８ | ||||||
SIGＮＡL TMP ： STD_LOGIC;?? | ? | ?-- 9 | ||||||
BEＧIN??? | ?? | ? | ?-- １０ | |||||
?SYNC ： PRＯCESS(CLK, Ａ)? | ?-－ 11 | |||||||
?BEGIN? ? ??-- 1２ ?TMP <= Ａ;?? ? ??--1４?IF CLK'EVＥNT AND CLK ='１' THEN?-－ ?EＮＤ PＲOCESS;? ?OUTLEＤ : PＲOＣＥSS（TMP)???? ?BEGＩN????? | ||||||||
CASE ＴMP ＩS?? | ? | ?-- １9 | ||||||
?WHEN＂00０0"=＞LＥD7S＜="0１１１11１";?? --20
? WHEＮ"0００１"=>LEＤ7Ｓ＜＝＂00０01１０;"?? --21
? WＨＥN"０010"=＞LＥＤ７S<="１０11011;"???--22 ??ＷHＥＮ"０011"=> LEＤ7Ｓ<="1０0１11１;"????--2３ ?WHEN"0１00"=> LＥD7Ｓ<="11０0１１0"；? ?--2４ WＨEＮ"０１01"＝>LED７S<= "1１0１1０1";? --25
??WHＥN"0110" =＞LED7Ｓ＜="１１11１01";???--26 WHEN"01１1"=>LEＤ７S<＝"0０００1１1";???--27
?WHＥN"100０"=> LED７S<= "11111１１＂；??--28
??ＷHEN "10０1＂＝> LEＤ７S <＝ "1１011１1"；???－- 29?ＥNＤＣASE;? ???????--30
END PROCEＳＳ;? | ?? | ???-－３1 |
| |
ENDonｅ;????? | ???-－ 32 | |||
1．在程序中存在两处错误，试指出,并说明理由：
FPGA试题
第14行ＴMP附值错误
第29与30行之间,缺少WHＥNＯTHERS语句
2．修改相应行的程序：
错误1行号：9 程序改为：
ＴＭP:STD_ＬOGIC_VEＣTOＲ(3DOWNTO0）；
错误2?行号：29 程序改为：
该语句后添加WHＥNＯTHＥRS=> LED7S <= "000000０"；
五、写程序题
１．试描述一个带进位输入、输出的8位全加器
端口：A、Ｂ为加数，ＣIN为进位输入,Ｓ为加和,ＣＯUT为进位输出LIBRＡＲＹＩEEE；
USEIEEE.STＤ＿LOGIC＿１１．ALL；
ENTITYAＤDER8IS
ＣＯUT: OUT ＳTD_LOGIC; CIＮ:INSTD_ＬＯGＩＣ; PORT(A,B ：ＩＮSＴD_LＯＧIC_VECTOR(7 DOWNTO 0）;
ENＤADDER8；AＲCＨIＴＥCTUＲEONEOFＡＤDＥR８IS?SＩGNAＬTS: STＤ＿LＯGIC_VECTOＲ(8DＯWNＴO0;)???Ｓ：OUTSTD＿LＯGIC_VECＴOR(7 DOWNTO 0))；
BEGIN
?TS<= （‘0’&A) ＋（‘0’& B）+CＩＮ；
?S<=TS(７DＯＷNＴＯ0)；
?COUT<＝TS(8)；
EＮDONE;
设计一个3-８译码器
输入端口:dｉn ??输入端,位宽为3位
EN
译码器输出使能，高电平有效输出端口:xout??译码器输出,低电平有效
LIBＲARYIEEE;
USE ＩEEE.SＴD_LOGＩC＿１1.ALL; ENTIＴＹ DＥCODE3_８ IS
POＲT （ DIN ： IN STD＿LＯＧIC＿VＥCTOＲ（2 ＤOＷNTO 0）;??EN : IN SＴD_LOGIC; |
|
ＸOＵT : ＯUT STD_ＬOGIC_ＶECTＯＲ (７ ＤOWNTO 0));
ＥNDDECＯDE3_８;
FPGA试题
ARCHITEＣTUＲEONEOＦDEＣＯＤE3＿８ＩS
BEGIＮ
?PROＣESS(DIＮ,EＮ)
?BEGIN
?IFＥN＝‘１’THEN
IFDIN=“１１１”ＴHENXOUT <= “11111110”;??EＬＳIFDIN＝“110”ＴHＥNXOUT<= “１1111101;”
?EＬSＩFDIN＝“101”THEN XOUT <＝“１１111011”;? ?ＥＬＳＩFＤIＮ＝“100”ＴHＥNXOＵT<= “1111０１11”； ?ＥLSＩＦＤIN＝“０11”THEN XOUT<＝“111011１１”;??EＬSIFDIN= “0１０”THENXOUT <=“110１1111;”
???ＥLSIＦDIN=“001”THＥNXＯUT＜=“1０111111;”
?ELSEXＯUＴ＜＝“11111011;”
ＥNDIF;
ENDPRＯＣESS;
ENDＯＮE;
设计一数据选择器MUＸ,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该
数据选择器MUX的结构体。
SEL(1:0) AIN(1:0) BIN(1:0) | COUT(1:0)
|
(ａ）用iｆ语句。(b)用case语句。(c）用ｗhｅnelse 语句。
Ｌibraｒｙieeｅ;
Useieｅe.ｓtｄ＿logｉc_11．all；
Ｅntitymｙmuxis
?Port( sel：ｉnstｄ＿lｏgic＿vｅctｏｒ（１doｗnｔo0)；?－-选择信号输入
??Ａｉｎ，Bｉn：instd_logic_veｃtor（1dowｎto0）；--数据输入
?Cｏut：outstd_lｏｇic_vｅcｔｏｒ（１dowｎto0)); Eｎdmymuｘ;
Arcｈitectuｒeonｅoｆmyｍｕｘis
Beｇin
Proｃeｓs(ｓｅl,ａin,bin)
Ｂｅgｉn
?If sel = “00” ｔhen ｃouｔ <= ain or ｂiｎ;
?Elsif sel = “01”thｅn ｃout ＜＝ａin xor biｎ;?Elsif sel ＝ “10” then coｕt ＜=ain anｄ bin；??Elｓｅ cout <= aiｎ ｎｏｒ bin;
?End if;
FPGA试题
Eｎｄprocｅss；
Eｎｄonｅ；
Aｒchiｔｅｃturetwo ｏfmｙｍｕxis
Beｇin
Procesｓ(ｓel,aiｎ，biｎ)
Begin
?Casesｅｌiｓ
?wｈen“０0”=> cout <= ain ｏｒbin;
?when“01” =>couｔ<＝ainxoｒｂin;
?wheｎ“1０”=>ｃoｕｔ<=aｉnandｂin;
ｗhenoｔhｅrs=>cout <= ａiｎｎorbin;
Enｄcase;
?Endprｏcess;
Endｔwo;
Aｒchｉtｅctuｒｅtｈreｅofmymuxis
Ｂegｉｎ
?Couｔ<=aｉnorｂinwhｅｎseｌ=“00”eｌse
?Ａinxor bｉｎwhensｅl= “01” eｌｓe
??Ainand bin ｗhensel = “10” else aiｎnorbin；
Endthree;
附录
１.FPGＡ Field－PrｏｇramｍａbleGate Aｒｒａy现场可编程门阵列
2ＶHDLVery-High-SpeｅdInｔegraｔedCiｒcuｉtHardwarｅDescrｉptionLａnguａge）甚高速集成电路硬件
描述语言
3HDL Hardware DeｓｃｒiptｉonLanguａge硬件描述语言
5CＰLD ComｐleｘＰrｏgrammablｅLoｇｉcDｅvice复杂可编程逻辑器件
6PLDProgｒammableＬogicDeｖｉce可编程逻辑器件
7GＡＬ genｅricａrraylｏgic通用阵列逻辑
8．ＬＡBLoｇicAｒrａyBｌoｃk逻辑阵列块
9.ＣＬBCoｎｆigｕｒabｌeLogｉcBlｏcｋ可配置逻辑模块
10 ＥABEmbeddedArrayＢlock嵌入式阵列块
1１SＯＰC Systeｍ-ｏｎ－a-Pｒogrammaｂｌe-Chip 可编程片上系统
12．LUＴLoｏk-UpTablｅ查找表
１3.JTＡGＪoｉｎtTestAｃｔionGroｕp联合测试行为组织?1４.IP ＩntｅllectｕalPｒopeｒtｙ知识产
FPGA试题
15ASIC AｐplicａtionSpeｃifｉｃIｎtegｒatedCircuｉts 专用集成电路
１６IＳP InSysｔeｍProｇｒammable 在系统可编程
1７ＩCR In ＣｉrｃuitＲe-coｎfig 在电路可重构
18RTＬ ReｇisｔｅｒＴransｆerLevel 寄存器传输
19ＥＤAEｌectｒｏnicDeｓignAutｏmatｉon 电子设计自动化
常用库：
：IEEE库主要包括ｓｔd＿loｇic＿116４、nuｍｅric＿biｔ、nuｍerｉc_std等程序包,还有一些程序包(1)IEEE库非ＩＥEE标准,但并入IEEＥ库，如std_ｌoｇｉc_ａｒiｃh、std_ｌoｇic_uｎsｉgned、ｓtｄ_logic_signｅd。使用IＥEＥ程序包，必须声明。
（2)std库:包含stanｄard textiｏ程序包。Ｓｔd库符合IＥＥE标准，应用中不必声明。
（３)woｒk库:用户的VHDL设计先行工作库。
(４)vｉtａｌ库:包含时序程序包ｖiｔal_tｉmiｎｇ和ｖital_priｍitｉｖｅｓ。设计开发过程通常不用，每个设计实体都
必须有各自完整的库说明语句和usｅ语句。Ｕｓe语句的使用将使说明的程序包对本设计实体部分全部开放,即是可视的。